Ders
BME4210768
Gömülü Sistemler
Biyomedikal Mühendisliği
- TEORİ
- 3
- UYGULAMA
- 2
- KREDİ
- 4
- AKTS
- 8
ÖN KOŞULLAR
ŞUNLARIN ÖN KOŞULU
Yok
OKUTULDUĞU PROGRAMLAR
AMAÇ
Dijital sistemlerin tasarımı (spesifikasyon, simülasyon ve sentez) için donanım tanımlama diline (Verilog HDL) hakim olmak ve bunları FPGA'lara uygulamak.
İÇERİK
Bu ders; Sayısal Sistemler İncelemesi,FPGA Sistemleri,Verilog Kullanarak Dijital Sistem Modelleme,Verilog Modelleme Stilleri: Yapısal,Verilog Modelleme Stilleri: Veri Akışı,Verilog Modelleme Stilleri: Davranışsal,Tasarım Doğrulaması,Verilog kullanarak kombinasyonel devre tasarımı,Verilog kullanarak sıralı devre tasarımı,Verilog kullanarak Sonlu Durum Makine Tasarımı,CPU Tasarımı,Sentezleme,Verilog tasarımının FPGA üzerinde uygulanması,Tasarım Optimizasyonu; konularını içermektedir.
ÖĞRENME KAZANIMLARI
TR GÜNCELLENMEDİ- 1
Structural, dataflow, and behavioral Modelling of digital blocks using Verilog HDL
Öğretim yöntemi: Tartışma Yöntemi, Problem Çözme Yöntemi, Bireysel Çalışma Yöntemi, Soru - Cevap Tekniği, Deney yapma Tekniği, Beyin Fırtınası Tekniği, Proje Temelli Öğrenme Modeli, Benzetim/Simülasyon Tekniği, İşbirlikli Öğrenme Modeli, Deneyimle Öğrenme Modeli, Anlatım Yöntemi · Değerlendirme: Klasik Yazılı Sınav, Ödev, Proje Görevi
- 2
Modelling, simulating, and testing combinational circuits in Verilog
Öğretim yöntemi: Tartışma Yöntemi, Problem Çözme Yöntemi, Bireysel Çalışma Yöntemi, Soru - Cevap Tekniği, Deney yapma Tekniği, Beyin Fırtınası Tekniği, Proje Temelli Öğrenme Modeli, Benzetim/Simülasyon Tekniği, İşbirlikli Öğrenme Modeli, Deneyimle Öğrenme Modeli, Anlatım Yöntemi · Değerlendirme: Klasik Yazılı Sınav, Ödev, Proje Görevi
- 3
Modelling, simulating, and testing sequential circuits in Verilog
Öğretim yöntemi: Tartışma Yöntemi, Problem Çözme Yöntemi, Bireysel Çalışma Yöntemi, Soru - Cevap Tekniği, Deney yapma Tekniği, Beyin Fırtınası Tekniği, Proje Temelli Öğrenme Modeli, Benzetim/Simülasyon Tekniği, İşbirlikli Öğrenme Modeli, Deneyimle Öğrenme Modeli, Anlatım Yöntemi · Değerlendirme: Klasik Yazılı Sınav, Ödev, Proje Görevi
- 4
Digital System Synthesis for FPGA
Öğretim yöntemi: Tartışma Yöntemi, Problem Çözme Yöntemi, Bireysel Çalışma Yöntemi, Soru - Cevap Tekniği, Deney yapma Tekniği, Beyin Fırtınası Tekniği, Proje Temelli Öğrenme Modeli, Benzetim/Simülasyon Tekniği, İşbirlikli Öğrenme Modeli, Deneyimle Öğrenme Modeli, Anlatım Yöntemi · Değerlendirme: Klasik Yazılı Sınav, Ödev, Proje Görevi
- 5
Digital System Optimization for FPGA
Öğretim yöntemi: Tartışma Yöntemi, Problem Çözme Yöntemi, Bireysel Çalışma Yöntemi, Soru - Cevap Tekniği, Deney yapma Tekniği, Beyin Fırtınası Tekniği, Proje Temelli Öğrenme Modeli, Benzetim/Simülasyon Tekniği, İşbirlikli Öğrenme Modeli, Deneyimle Öğrenme Modeli, Anlatım Yöntemi · Değerlendirme: Klasik Yazılı Sınav, Ödev, Proje Görevi
HAFTALIK PLAN
- HAFTA 1
Sayısal Sistemler İncelemesi
Ön hazırlık: Kitab okuma
- HAFTA 2
FPGA Sistemleri
Ön hazırlık: Kitap okuma
- HAFTA 3
Verilog Kullanarak Dijital Sistem Modelleme
Ön hazırlık: Kitap okuma
- HAFTA 4
Verilog Modelleme Stilleri: Yapısal
Ön hazırlık: Kitap okuma
- HAFTA 5
Verilog Modelleme Stilleri: Veri Akışı
Ön hazırlık: Kitap okuma
- HAFTA 6
Verilog Modelleme Stilleri: Davranışsal
Ön hazırlık: Kıtap okuma
- HAFTA 7
Tasarım Doğrulaması
Ön hazırlık: Kıtap okuma
- HAFTA 8
Verilog kullanarak kombinasyonel devre tasarımı
Ön hazırlık: Kıtap okuma
- HAFTA 9
Verilog kullanarak sıralı devre tasarımı
Ön hazırlık: Kıtap okuma
- HAFTA 10
Verilog kullanarak Sonlu Durum Makine Tasarımı
Ön hazırlık: Kitap okuma
- HAFTA 11
CPU Tasarımı
Ön hazırlık: Kitap okuma
- HAFTA 12
Sentezleme
Ön hazırlık: Kitap okuma
- HAFTA 13
Verilog tasarımının FPGA üzerinde uygulanması
Ön hazırlık: Kitap okuma
- HAFTA 14
Tasarım Optimizasyonu
Ön hazırlık: Kitap okuma
DEĞERLENDİRME
- Ara Sınavın Başarıya Oranı30%
- Genel Sınavın Başarıya Oranı70%
İŞ YÜKÜ
| ETKİNLİK | SAYI | SAAT | TOPLAM |
|---|---|---|---|
| Ders Saati | 14 | 3 | 42 |
| Rehberli Problem Çözme | 0 | 0 | 0 |
| Problem Çözümü / Ödev / Proje / Rapor Tanzimi | 5 | 12 | 60 |
| Okul Dışı Diğer Faaliyetler | 14 | 5 | 70 |
| Proje Sunumu / Seminer | 0 | 0 | 0 |
| Kısa Sınav (QUİZ) ve Hazırlığı | 0 | 0 | 0 |
| Ara Sınav ve Hazırlığı | 1 | 32 | 32 |
| Genel Sınav ve Hazırlığı | 1 | 40 | 40 |
| Performans Görevi, Bakım Planı | 0 | 0 | 0 |
KAYNAKLAR
- Mano, Ciletti: Digital Design with an Introduction to the Verilog HDL, VHDL, and System Verilog, 6E Thomas, Moorby: The Verilog Hardware Description Language
ÖĞRETİM ELEMANLARI
- Assist.Prof. Mustafa AKTANKOORDİNATÖR
- Assist.Prof. Mustafa AKTAN